IBM이 0.7nm 칩 작동을 입증했다. 양산 공장은 아직 존재하지 않는다

IBM의 뉴욕 올버니 연구소가 0.7나노미터 크기의 작동 칩을 제작했다. 많은 엔지니어들이 이번 10년 안에는 달성하기 어렵다고 여겼던 1nm 한계선 아래 수치다. 칩은 손톱 크기의 면적에 약 1,000억 개의 트랜지스터를 집적한다. 연구실 시연은 실제다. 대규모 상업 생산까지는 최소 5년이 필요하다.

이 아키텍처는 ‘nanostack’이라 불리며, 단일 평면 층 대신 두 개의 수직 층에 트랜지스터를 배치해 작동한다. 각 층은 두께 15원자의 나노시트 3개로 구성되며, 층 간 전기 연결 배선을 단순화하고 결함률을 줄이기 위해 정렬 대신 어긋나게 배치된다. 올해 대량 생산에서 상업적 기준이 되는 TSMC의 2nm 공정은 단층 평면 나노시트 설계를 사용한다. IBM은 2층을 추가했다. 삼성전자와 TSMC가 2nm 공정 양산 경쟁을 벌이는 가운데, IBM의 이번 발표는 차세대 아키텍처 경쟁의 새로운 기준점을 제시한다.

2021년 IBM 2nm 칩 대비 성능 차이는 상당하다. 동일 전력 소비로 50% 더 높은 연산 능력, 또는 동일 워크로드에서 70% 향상된 에너지 효율을 달성한다. SRAM 밀도는 40% 개선된다. 2025년 AI 컴퓨팅 인프라에 총 약 3,000억 달러를 지출한 AI 데이터센터 운영사들에게 70% 효율 향상은 추상적 수치가 아니다. 데이터센터 건설 경제학을 바꾸고, AI 추론의 지배적 운영 비용인 전기 요금을 낮추며, 각국이 구축을 요청받는 인프라 규모를 줄일 것이다.

IBM은 nanostack 제조에 필요한 공정 도구 개발을 위해 Lam Research, 도쿄 일렉트론, SCREEN, ASML과 협력했다. 이 가운데 양산 일정을 발표한 기업은 없다. IBM의 자체 로드맵은 최소 5년 후 상업적 도입을 예상하며, MIT Technology Review 분석은 광범위한 배포까지 10년을 전망한다. 이 격차의 이유는 공학적이다. 수직 트랜지스터 적층은 고장 모드를 증가시키고, 열 예산은 빡빡하다. 2층 구축 공정의 모든 과정은 400°C 미만을 유지해야 하며, 그 이상에서는 1층에 이미 형성된 연결부가 열화된다.

nanostack이 확립하는 것은 트랜지스터 밀도가 여전히 두 배로 늘어날 수 있다는 사실이다. 반도체 업계를 수년간 맴돌던 질문, 즉 무어의 법칙이 물리적 한계에 도달했는가에 대한 대답은 ‘아직 아니다’다. 전진의 길은 수직 방향에 있다. IBM의 반도체 로드맵은 nanostack 기반 아키텍처를 통해 최소 10년 분량의 추가 스케일링을 계획한다. 이 밀도의 첫 상업용 칩은 2031년 이전에는 기대하기 어렵다.

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